第1章  高速系统设计简介    1
1.1  PCB设计技术回顾    1
1.2  什么是“高速”系统设计    2
1.3  如何应对高速系统设计    6
1.3.1  理论作为指导和基准    6
1.3.2  实践经验积累    7
1.3.3  时间效率平衡    7
1.4  小结    8
第2章  高速系统设计理论基础    9
2.1  微波电磁波简介    9
2.2  微波传输线    10
2.2.1  微波等效电路物理量    12
2.2.2  微波传输线等效电路    12
2.3  电磁波反射    15
2.4  微波传输介质    17
2.4.1  微带线Microstrip Line    18
2.4.2  微带线的损耗    19
2.4.3  带状线Strip Line    20
2.4.4  同轴线Coaxial Line    21
2.4.5  双绞线 Twist Line    22
2.4.6  差分传输线    23
2.4.7  差分阻抗    25
2.5  “阻抗”的困惑    26
2.5.1  阻抗的定义    26
2.5.2  为什么要考虑阻抗    27
2.5.3  传输线结构和传输线阻抗    28
2.5.4  瞬时阻抗和特征阻抗    29
2.5.5  特征阻抗和信号完整性    29
2.5.6  为什么是50Ω    29
2.6  阻抗的测量    30
2.7  “阻抗”的困惑之答案    32
2.8  小结    33
第3章  信号完整性简介    34
3.1  什么是信号完整性    34
3.2  信号完整性问题分类    35
3.3  反射的产生和预防    37
3.3.1  反射的产生    38
3.3.2  反射的消除和预防    42
3.3.2.1  匹配    44
3.3.2.2  拓扑结构设计    49
3.4  串扰的产生和预防    54
3.4.1  串扰的产生    54
3.4.2  串扰的预防与消除    57
3.5  电源完整性分析    59
3.5.1  电源系统设计目标    60
3.5.2  电源系统设计方法    62
3.5.3  电容的理解    64
3.5.4  SSN分析和应用    67
3.6  电磁兼容性EMC和电磁干扰EMI    70
3.7  影响信号完整性的其他因素    71
3.8  小结    72
第4章  Cadence高速系统设计工具    73
4.1  Cadence高速系统设计流程    74
4.2  约束管理器Constrain Manager    78
4.3  SigXplorer信号完整性分析工具    82
4.3.1  S参数(Scattering parameters)    84
4.3.2  过孔模型生成(Via Modeling)    86
4.3.3  通道分析CA(Channel Analysis)    89
4.4  前仿和后仿    90
第5章  Cadence高速系统设计流程及工具使用    92
5.1  高速电路设计流程的实施条件分析    92
5.2  IBIS模型和DML模型    94
5.2.1  IBIS模型介绍    94
5.2.2  IBIS文件介绍    96
5.2.3  DML模型    99
5.2.4  如何获得IBIS模型    102
5.2.5  在Cadence中使用IBIS模型    103
5.2.6  IBIS2 SigNoise的警告和错误参考    105
5.3  仿真库的建立和设置    110
5.4  仿真分析条件设置    111
5.4.1  Cross-section——PCB叠层设置    112
5.4.2  DC Nets——直流电压设置    113
5.4.3  Devices——器件类型和管脚属性设置    114
5.4.4  SI Models——为器件指定模型    116
5.4.5  SI Audit——仿真条件的检查    117
5.5  系统设计和(预)布局    118
5.6  使用SigXP进行仿真分析    121
5.6.1  拓扑结构抽取    121
5.6.2  在SigXP中进行仿真    123
5.6.2.1  设置激励和仿真类型    124
5.6.2.2  设置仿真参数    125
5.6.2.3  查看仿真结果    127
5.6.2.4  为什么要进行参数扫描仿真    128
5.7  约束规则生成    130
5.7.1  简单约束设计——Prop Delay    130
5.7.2  拓扑约束设计——Wiring    131
5.7.3  时序相关约束设计——Switch-Settle Delay    134
5.8  约束规则的应用    136
5.8.1  层次化约束关系    136
5.8.2  约束规则的映射    138
5.8.3  Constrain Mananer的使用    139
5.9  布线后的仿真分析和验证    140
5.9.1  布线后仿真的必要性    140
5.9.2  布线后仿真流程    141
5.10  电源完整性设计    144
5.10.1  电源完整性设计方法    145
5.10.2  电源完整性设计分析步骤    148
5.10.3  多节点仿真分析    151
5.10.4  电容的布局和布线    155
5.10.5  合理认识电容的有效去耦半径    156
5.11  SSN的设计分析    159
5.12  小结    160
第6章  高速系统设计实例设计分析    161
6.1  设计实例介绍    162
6.2  DDR设计分析    163
6.2.1  DDR规范的DC和AC特性    165
6.2.2  DDR规范的时序要求    166
6.2.3  DDR芯片的电气特性和时序要求    167
6.2.4  DDR控制器的电气特性和时序要求    169
6.3  仿真库的建立    171
6.3.1  DDR芯片的IBIS文件处理    171
6.3.2  FPGA的IBIS模型文件处理    175
6.3.3  仿真库的建立    177
6.4  仿真条件设置——Setup Advisor    178
6.4.1  设置叠层和阻抗特性    178
6.4.2  设置电压    179
6.4.3  器件类型和模型设置    180
6.5  (预)布局    184
6.6  仿真约束的生成和实施    185
6.6.1  网络整理和仿真对象规划    186
6.6.2  结构抽取与仿真分析    189
6.6.3  DDR地址总线约束定义    193
6.6.4  DDR数据总线仿真分析和约束    196
6.6.4.1  DDR数据总线仿真分析    196
6.6.4.2  DDR数据总线时序仿真分析    198
6.6.5  DDR数据总线约束定义    206
6.6.6  约束的时序验证    206
6.7  约束实施和布线    207
6.8  布线后的仿真验证    210
6.9  DDR总线的其他分析技术    214
6.9.1  DDR2和DDR3介绍    214
6.9.2  DDR2仿真分析设计方法    216
6.9.3  DIMM系统设计分析方法    218
6.10  电源完整性——多节点仿真分析    219
6.11  灵活使用Cadence高速设计流程    221
第7章  高速串行差分信号仿真分析及技术发展挑战    225
7.1  高速串行信号介绍    225
7.2  Cadence中高速串行信号仿真分析流程和方法    227
7.2.1  系统级设计    228
7.2.2  互连设计和S参数    229
7.2.3  通道分析和预加重设计    236
7.2.4  时域分析和验证    239
7.3  3.125Gbps差分串行信号设计实例仿真分析    240
7.3.1  设计用例说明    240
7.3.2  设计用例解析    241
7.3.3  设计用例的使用    243
7.4  高速串行信号设计挑战    246
7.4.1  有损传输线和PCB材料的选择    247
7.4.2  高频差分信号的布线和匹配设计    248
7.4.3  过孔的Stub效应    249
7.4.4  连接器信号分布    250
7.4.5  预加重和均衡    251
7.4.6  阻抗,还是阻抗    253
7.4.7  6 Gbps,12 Gbps!然后    255
7.5  5Gbps以上的高速差分串行信号仿真和IBIS-AMI模型    256
7.5.1  5 Gbps以上的高速差分串行信号仿真    256
7.5.2  IBIS-AMI模型    257
7.6  抖动(Jitter)    259
7.6.1  认识抖动(Jitter)    260
7.6.2  实时抖动分析    261
7.6.3  抖动各分量的典型特征    263
第8章  实战后的思考    267
参考书目    271
术语和缩略词    274