3.高速的挑战
随着信号速率的不断提升，信号完整性不断困扰着研发人员，包括总线驱动能力、信号的反射、串扰、过冲、振荡、回沟、衰减等；有时也把时序划归到信号完整性范围内。Allegro中基于IBIS模型的仿真模块Signoise，可以方便地搭建拓扑进行仿真。
Allegro的这个仿真工具与布线平台有良好的接口，在PCB布线完成以后，还可以从PCB板上直接提取布线参数到Signoise平台中，进行后仿真以验证布线的效果。
仿真提取的布线约束可以直接导入到Allegro的电气规则管理器中，这个管理器可以方便地对时序要求的等长规则进行约束，在布线时，当长度不符合所规定的规则时，Allegro可以实时进行告警。
图2：规则管理器示例(点击图片看大图)
如图所示，当长度在预定的范围之内的时候，表格中相应的区域显示绿色；当长度不在预定的范围内，不管是偏短还是偏长，表格的相应区域都显示为红色。